yuloong 发表于 2014-7-23 10:11:31

求助：用Verilog写程序时，如何解决两个模块之间输出信号...

求助：用Verilog写程序时，如何解决两个模块之间输出信号不同步的问题？

90999 发表于 2014-7-23 10:20:43

FIFO~~~~~~~~~~~

DepravedLucien 发表于 2014-7-23 10:21:12

两个模块的时钟频率是不一样的么？

DepravedLucien 发表于 2014-7-23 10:22:34

采用跨时钟域同步

cxhy 发表于 2014-7-23 10:30:48

异步fifo

mcupro 发表于 2014-7-23 16:50:05

OC上有开源的异步FIFO 直接用就好

yuloong 发表于 2014-7-23 19:39:58

DepravedLucien 发表于 2014-7-23 10:21
两个模块的时钟频率是不一样的么？

是一样的，有什么办法吗？

DepravedLucien 发表于 2014-7-24 15:56:55

yuloong 发表于 2014-7-23 19:39
是一样的，有什么办法吗？

那你所谓的不同步是什么意思？能不能把问题说的具体一点

yuloong 发表于 2014-7-25 08:30:02

DepravedLucien 发表于 2014-7-24 15:56
那你所谓的不同步是什么意思？能不能把问题说的具体一点

http://www.amobbs.com/forum.php?mod=attachment&aid=MjA3NzM5fDkzMzViMTNmfDE0MDYyNDgxMjV8MTMyNzU5Mnw1NTg4OTA0&noupdate=yes&nothumb=yes
问题：输入信号同时输入到模块A和模块B中，模块A和模块B使用相同的时钟，由于模块A的运行时间是1个时钟周期，
模块B的运行时间是10个时钟周期，如何使输出信号A和输出信号B同时输出到模块C中？

y595906642 发表于 2014-7-25 09:22:32

yuloong 发表于 2014-7-25 08:30
问题：输入信号同时输入到模块A和模块B中，模块A和模块B使用相同的时钟，由于模块A的运行时间是1个时钟 ...

唉之前回答过你了怎么又问一遍，
把A输出的结果Delay 9个CLK就行啦

richards 发表于 2014-7-25 10:31:35

yuloong 发表于 2014-7-25 08:30
问题：输入信号同时输入到模块A和模块B中，模块A和模块B使用相同的时钟，由于模块A的运行时间是1个时钟 ...

移位寄存器级联

aikimi7 发表于 2014-7-25 10:52:09

y595906642 发表于 2014-7-25 09:22
唉之前回答过你了怎么又问一遍，
把A输出的结果Delay 9个CLK就行啦

可不是啊，都给他意见了，也不听{:sweat:}

mainbp 发表于 2014-7-25 10:59:51

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