fpga里面是不是只允许检测一路时钟。
比如有两路clk信号 clk1 与clk2输入（不同步）。
在Verilog里面可不可以
always @（posedge clk1）
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always @(posedge clk2)
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. 当然可以，可以任意信号敏感 有几个IO口就可以有几个时钟输入 jiangchun9981 发表于 2014-7-16 14:13
当然可以，可以任意信号敏感
带我的某工说只允许检测一路信号 eva015401 发表于 2014-7-16 14:40
有几个IO口就可以有几个时钟输入
带我的某工说只允许检测一路信号？ Henjay724 发表于 2014-7-16 14:54
一个进程always里只能由一个时钟触发
同一个module里面 不同的always里 可以不同的时钟？
是语法限制？还是某种应该遵守的规则？ 随便 Henjay724 发表于 2014-7-16 14:54
一个进程always里只能由一个时钟触发
那always( or )是干嘛用的？ biansf2001 发表于 2014-7-16 15:54
那always( or )是干嘛用的？
所以我纳闷啊。 biansf2001 发表于 2014-7-16 15:54
那always( or )是干嘛用的？
我还是写两个程序吧，一个只检测clk。通过两个clk周期内 其他信号的高低电平变化判断上升下降沿（因为clk比其他信号快很多）
一个检测多路时钟信号，然后用哪个，看带我某工的意思 了。 路人甲被注册了 发表于 2014-7-16 16:00
我还是写两个程序吧，一个只检测clk。通过两个clk周期内 其他信号的高低电平变化判断上升下降沿（因为clk ...
我估计他的意思是时钟域，不同时钟域在同一个always里会出现同步的问题。 lz和某工的理解有偏差吧，他想表达的意思会不会是某个被驱动的逻辑或寄存器只能存在于一个always中，不能放到多个always中
例如lz说的两个clk信号clk1,clk2驱动同一个逻辑，需放到一个always(clk1 or clk2)中，不能拆成两部分放到always(clk1)和always(clk2)中，否则综合时会报错 jathenal 发表于 2014-7-16 16:47
lz和某工的理解有偏差吧，他想表达的意思会不会是某个被驱动的逻辑或寄存器只能存在于一个always中，不能放 ...
不是，他的意思是只能用同一个是时钟。。根据楼上 ，同一个always内部两个频率 应该会有同步问题。 路人甲被注册了 发表于 2014-7-16 17:36
不是，他的意思是只能用同一个是时钟。。根据楼上 ，同一个always内部两个频率 应该会有同步问题。 ...
这不是同步的问题。 应该是一个寄存器只能在一个条件判断中进行赋值吧， 路人甲被注册了 发表于 2014-7-16 17:36
不是，他的意思是只能用同一个是时钟。。根据楼上 ，同一个always内部两个频率 应该会有同步问题。 ...
应该是这个意思，避免异步问题。
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