timequest的set input delay ,搞不清楚 max,min相对什么来说的?
timequest的set input delay ,搞不清楚 max,min相对什么来说的?向明白的高手请教 抛个砖引玉:对于FPGA来说,内部逻辑需要约束,满足SETUP/HOLD时间,外部电路和FPGA设计边界的第一级FF同样也需要约束。比如FPGA读SPI FLASH,其实SPI芯片当年在设计阶段,输出DELAY也是被约束过的。而这个值比如是SPI Tpd=2ns, Tco=3ns, 考虑到板子data line board trace delay = 1.5 ns, clock line delay =1 ns,那在FPGA约束的时候,就应该考虑到CLK出去到DATA valid需要 1 + 2 + 3 + 1.5 = 7.5ns, 不考虑时钟延迟时这个就是input到第一级FF的delay,所以FPGA约束的时候至少满足Tperiod < 7.5ns + Tsu。 max min 指的是 数据相对时钟的延迟
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