双口RAM做数据延时
请教各位高手,利用Xilinx FPGA的双口RAM的IP核,最小能做到多少的数据延? 想做个10ns的,但时钟必须要到800MHz,比较蛋疼 串并,并串。不过片内延时不可忽略。使用Virtex系列FPGA可以达到最大400MHz内部频率以及1200Mbps IO速率,但总延时不低于8ns(考虑输入输出延时)。 wye11083 发表于 2014-7-10 13:41串并,并串。不过片内延时不可忽略。使用Virtex系列FPGA可以达到最大400MHz内部频率以及1200Mbps IO速率, ...
嗯嗯,我打算换个IODELAY2试试看
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