atom100 发表于 2014-7-8 17:14:45

altera时序约束 虚拟时钟 ？

虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如，如果一个时钟不是设计中的时钟，而仅仅作为一个外部器件的时钟源，并且外部器件和该设计有输入或者输出的管脚，那么就认为这个时钟是虚拟时钟。
在sdc这个虚拟时钟的名字 是不是必须 与外部器件的时钟源的名字一致，这样 才有意义， 这个虚拟时钟 ，也才能 对 编译 起作用？
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