SRAM可以拉低WE连续写入吗？
本帖最后由 mute 于 2014-6-25 07:46 编辑比如
1、拉低WE,FPGA出地址1
2、数据总线已被SRAM释放，FPGA出数据1
3、数据1已写入地址1,；FPGA出地址2、数据2
4、数据2已写入地址2；FPGA出地址3、数据3
5、数据3已写入地址3；FPGA出地址4、数据4
。
。
。
后面一直拉低WE，同时出地址和数据
满足1-2，延时大于T-HZWE。
2-3-4-5-。。。。，延时满足T-SD。
就可以连续写入？ 25M主时钟，是不是可以达到50M的写呢？
上升沿和下降沿分别出DATA和ADDR 没有试过WE，但是我用过OE接地。所以我想WE也应该可以一直拉低。 参考NJ55555555的帖子，其中无机酸回复：可以，但是地址增量应该按格雷码计数方式 读是可以OE置低，地址增量的。写就不知道了，坐等高人解答。 本帖最后由 aikimi7 于 2014-7-29 17:15 编辑
写控制有多种模式，连续的话我局的可以选择以下这种，利用UB/LB控制
常规的器件不可以：WE在上升沿要锁存的，假设WE一直为低，只能写入上升沿前的地址的数据。
如果是FPGA，逻辑可以自行设计，WE常低、靠地址跳变也可以，但是这样非常危险，因为地址不可能同时跳变，除非再加同步逻辑。
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