verilog 程序写好以后，硬件不布线
写了一个DDS的程序，用bdf文件是可以实现的。如下图：但是写成verilog文件以后（DDS_BLOCK.v）,编译发现文件编译后，RTL图，逻辑都是对的，但是就是不在CPLD上面布线。用到的逻辑单元也只有6个。实在是疑惑不解。
module DDS_BLOCK
(
DATABUS,
ADDR,
WRITE,
READ,
CLK,
DDS_SINE,
PD_SINE
);
inout DATABUS;
input ADDR;
input WRITE,READ;
input CLK;
output DDS_SINE;
output PD_SINE;
wire CLK_DIV_N;
wire ADDRBUS;
parameter addr_N_H=8'h0b;
parameter addr_N_L=8'h0c;
parameter addr_M=8'h0d;
parameter addr_PHASE=8'h0e;
reg reg_N_H,reg_N_L,reg_M,reg_PHASE;
always @ (ADDR)
begin
case(ADDR)
addr_N_H: reg_N_H=DATABUS;
addr_N_L: reg_N_L=DATABUS;
addr_M: reg_M=DATABUS;
addr_PHASE: reg_PHASE=DATABUS;
default:;
endcase
end
CLK_DIV CLK_DIV_entity
(
.CLK(CLK),
.N(16),
.CLK_div_N(CLK_DIV_N)
);
ADDR_COUNT ADDR_COUNT_entity
(
.CLK(CLK_DIV_N),
.M(M),
.EN(reg_PHASE),
.ADDR(ADDRBUS)
);
DDS_512 DDS_512_entity
(
.ADDR_i(ADDRBUS),
.DATA_o(DDS_SINE)
);
DDS_8 DDS_8_entity
(
.ADDR_i(ADDRBUS),
.PHASE_i(reg_PHASE),
.DATA_o(PD_SINE)
);
endmodule
quartus可以自己将bpf转换为v文件
你先试下这个 verilog不叫程序，布线不成功会有提示。撸主不会强悍到不需要仿真就可以直接跑吧 7802848 发表于 2014-6-20 13:04
verilog不叫程序，布线不成功会有提示。撸主不会强悍到不需要仿真就可以直接跑吧 ...
不会写testbench的飘过。
改下程序就烧到FPGA里面试。。。。。
感觉testbench比写程序还难。 biansf2001 发表于 2014-6-20 14:07
不会写testbench的飘过。
改下程序就烧到FPGA里面试。。。。。
感觉testbench比写程序还难。 ...
复杂的可能难，简单的也不是很难，就是模拟一下输入信号 前仿真不要省，返工更麻烦 RTL图就是布线后的等效逻辑图啊！ 估计是哪里出问题，不起实际作用，被优化掉了。 本帖最后由 zhxshseu 于 2014-6-22 13:41 编辑
后来找到原因了~是因为输入端口不能用reg变量给值。
always @ (ADDR)
begin
case(ADDR)
addr_N_H: reg_N_H=DATABUS;
addr_N_L: reg_N_L=DATABUS;
addr_M: reg_M=DATABUS;
addr_PHASE: reg_PHASE=DATABUS;
default:;
endcase
end
DDS_8 DDS_8_entity
(
.ADDR_i(ADDRBUS),
.PHASE_i(reg_PHASE),
.DATA_o(PD_SINE)
);
如标红的代码处，这里PHASE_i是输入端口，不能用寄存器变量赋值，需要用一个输出线来驱动，后来写了一个三态8位寄存器，用它的输出来给定值就可以了
module Bus8
(
EN,
READ,
WRITE,
DATABUS,
DATA_FROM_BUS//这里将该输出连接到之前代的输入端口，替换原来的reg变量就可以布线了。可能是因为输入口没有驱动，布线的时候就被软件忽略掉了吧
);
input EN,READ,WRITE;
inout DATABUS;
output DATA_FROM_BUS;
reg Data_reg;
reg State;
assign DATA_FROM_BUS=State;
assign DATABUS=(~EN & READ & ~WRITE)?Data_reg:8'bz;
always @(EN or READ or WRITE or DATABUS or State)
if(~EN & READ & ~WRITE)//output to Databus
Data_reg=State;
else
if(~EN & ~READ & WRITE)//Databus input to State
State=DATABUS;
endmodule
not_at_all 发表于 2014-6-20 21:04
RTL图就是布线后的等效逻辑图啊！ 估计是哪里出问题，不起实际作用，被优化掉了。 ...
是的~所以当时也很奇怪~后来发现是输入口用寄存器变量给定值，就不能布线。后来用一个3态寄存器实现，用一个输出口给定值，就能布线了 mcupro 发表于 2014-6-20 19:02
前仿真不要省，返工更麻烦
都仿真过，硬件单独测试的时候也都是OK的，就是没太搞懂为什么输入端口用reg变量给值就不能布线。 7802848 发表于 2014-6-20 13:04
verilog不叫程序，布线不成功会有提示。撸主不会强悍到不需要仿真就可以直接跑吧 ...
仿真和硬件测试都用bdf那个文件测试过了，是ok哒~
后来结果就像我下面说的，输入口用reg变量给值就不能布线了，很奇怪，没搞懂
wangjun403 发表于 2014-6-19 18:18
quartus可以自己将bpf转换为v文件
你先试下这个
找到原因了~多谢~{:handshake:}
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