我发现东芝高速光耦TLP117在输入低时,输出不会正常输出高
【请教大家这是咋回事?图腾柱输出的点,在驱动电流很小的情况下,应该可以直接接负载啊!】我发现东芝高速光耦TLP117在输入低时,输出不会正常输出高电平。
当然了,输出接上拉电阻是可以输出高电平的,但是感觉,手册的意思是无需上拉电阻。
因为手册说TLP117是图腾柱反向输出,芯片中输出端上下各有一个管子,芯片中上面的管子接Vcc=5V,,芯片中下面的管子接GND=0V,
输入低电平时,上拉管子应该导通,从而将输出拉高到5V,下拉管子关断。
但实测中发现,TLP117在输入低时,在输出不外部上拉的情况下,输出不会正常输出高电平。
我脱离板子,单独测试TLP117时,仍是该现象。
感觉就是当TLP117输入低电平时,芯片内部上拉管子并没有导通,从而导致输出呈现高阻态。只能人为在外部,上拉一电阻到5V。
并不是输出电流过大的原因,我是开路测试的。
芯片手册的特性参数中说道:
C:\Users\kaikaokao\Desktop\aaa.png {:smile:}{:smile:}{:smile:}{:smile:}{:smile:}{:smile:}{:smile:}{:smile:}{:smile:}{:smile:} 楼主,你的标题怎么看着这么别扭?电路的问题,要贴图纸呀,一图胜千言! C:\Users\kaikaokao\Desktop\bbb.png LZ,回完贴你自己再看一遍可以吗? BURNING.AN 发表于 2014-6-4 22:39
原理图就是这个
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