zcy0517 发表于 2014-5-3 09:44:05

FPGA时钟消耗问题

always @(posedge clk or negedge rst)
if(!rst) flag<=0;
else
begin
case(t):
0:if(temp1) flag<=0; else flag<=1;
1:if(temp2) flag<=1; else flag<=0;
endcase

我想请问一下红色部分要执行，会消耗多少的clk?


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