CPLD时钟设置
请问一下各位,由于刚接触CPLD,型号是EPM240T100C5N,PCB板上有24M有源晶振,对于它的clk部分不是十分的了解,我所知道的是,如果没有时序要求的话,可以不需要外部晶振的,由于项目催的比较紧,所以没有来得及静下心来去看Altera公司的手册,然后我看原理图上面有4个clk端,请问:(1)这4个clk端有什么区别吗?还只是为了各自的IO Block,又或者是为了方便这样做的?
(2)如果需要做时序控制的话,则需要开启外部晶振,难道是只用将和有源晶振所接的clk管脚定义为输入就可以了吗?还需不需要在Quartus进行相关的设置?
(3)对于有源晶振应该是TTL电平输出,即便是为了减小信号反射在晶振输出的线路上串联一个小电阻,也不可能输出很低的电压吧!但是我测的输出Vpp还不到700mv,请问晶振有没有坏掉的可能?还是本来就是这个样子的?
希望过来人能够给点建议,有这方面资料的话,麻烦分享一下,谢谢! 我也好久没用过了!个人觉得,一,那四个clk都是全局时钟,我一般只用到一个!二,你要在quartus中设置相应的引脚配置! 3就不知道了!前些天帮别人做了几块ep2c5的学习板,所以就知道这么多了! (1)四个clk都是全局时钟,除在不用的bank,在用户使用上可以认为是相同的。 (2)在开发过程中,需要将相应的时钟绑定到你你PCB中连接晶振的管脚上。
(3)有源晶振应该是TTL电平输出,小电阻没有影响。 (1)全局时钟,可以当普通IO口来使用。如果是时序逻辑的话也不用特别配置,在你的always @(posedge clk),把这个脚配置作为clk输入就可以了,其实和普通IO一样。
(2)不用特别设置
(3)我的有源晶振输出是VCC/2,你最好用示波器测试下。
不过有次买到5V的晶振了,但是卖家没说,焊上去硬是不起振,量电压也是非常低。 tianming 发表于 2014-4-30 07:14
我也好久没用过了!个人觉得,一,那四个clk都是全局时钟,我一般只用到一个!二,你要在quartus中设置相应 ...
谢谢回答! vipjph 发表于 2014-4-30 08:13
(2)在开发过程中,需要将相应的时钟绑定到你你PCB中连接晶振的管脚上。
(3)有源晶振应该是TTL电平输出 ...
谢谢回答! lusson 发表于 2014-4-30 08:21
(1)全局时钟,可以当普通IO口来使用。如果是时序逻辑的话也不用特别配置,在你的always @(posedge clk),把 ...
谢谢回答!我用示波器测了晶振的输出波形,Vpp只有700mv。供电电压是3.3V 的,根据TTL电平标准即便是满摆幅也没有达到高电平的标准,回头换个看看。{:smile:} 可以考虑用无源晶振,内部加反相器做振荡器。 如果晶振没接错,应该是坏了
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