zcy0517 发表于 2014-4-27 16:25:26

用FPGA做DDS信号源的时候频率分辨率如何能达到1Hz?

感觉增加地址的增量做不到啊。。

centrineer 发表于 2014-4-27 16:37:28

增加相位累加器的长度啊

charlesg 发表于 2014-4-27 16:38:01

楼主你得先说说你是怎么做的，不然别人咋讨论咧？

步凡王子 发表于 2014-4-27 20:39:43

难点应该在于高频吧？低频会有什么瓶颈啊？

全频阻塞干扰 发表于 2014-4-28 00:19:16

要么提高频率
要么增加频率控制器的位宽

philoman 发表于 2014-5-3 14:23:43

DDS的频率分辨率为fs/2^b, 式中fs为采样率, b为相位累加器位数, 2^b为余弦查找表长度.

time_machine 发表于 2014-5-10 19:59:54

楼上说得对，像ADI的AD9852，48位FTW。以300MHz内部时钟运行时，频率调节分辩率为1uHz

FuARM 发表于 2014-5-18 13:55:04

全频阻塞干扰 发表于 2014-4-28 00:19
要么提高频率
要么增加频率控制器的位宽

提高频率，只会让分辨率更加低。。

全频阻塞干扰 发表于 2014-5-26 20:39:40

FuARM 发表于 2014-5-18 13:55
提高频率，只会让分辨率更加低。。

失误了。。。。。
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