suxilong 发表于 2014-4-4 19:00:24

关于多路时钟选择的问题

问题：
模块中需要转换 两路时钟信号，我直接用一个信号来控制两个时钟的切换，需要使用两个ALTCLKCTRL宏模块

实验一Blok图如下：

进行全局编译的时候总是报错：
Error (176359): Can't assign node "PLL:inst|altpll:altpll_component|PLL_altpll:auto_generated|wire_pll1_clk (driving Clock control block clkctrl:inst1|clkctrl_altclkctrl_0fi:clkctrl_altclkctrl_0fi_component|clkctrl1)" to any location
        Error (176360): Can't assign node "PLL:inst|altpll:altpll_component|PLL_altpll:auto_generated|wire_pll1_clk (driving Clock control block clkctrl:inst1|clkctrl_altclkctrl_0fi:clkctrl_altclkctrl_0fi_component|clkctrl1)" to location PLL_1
                Error (176360): Can't assign node "PLL:inst|altpll:altpll_component|PLL_altpll:auto_generated|wire_pll1_clk (driving Clock control block clkctrl:inst1|clkctrl_altclkctrl_0fi:clkctrl_altclkctrl_0fi_component|clkctrl1)" to location counter C0 of PLL_1
                        Error (171082): Can't place node "clkctrl:inst1|clkctrl_altclkctrl_0fi:clkctrl_altclkctrl_0fi_component|clkctrl1" in location or region"CLKCTRL_G3" -- location is not compatible with current location of CLKCTRL_G1 for the node -- location added due to User Global Signal Promotion
                        Error (171082): Can't place node "clkctrl:inst1|clkctrl_altclkctrl_0fi:clkctrl_altclkctrl_0fi_component|clkctrl1" in location or region"CLKCTRL_G0" -- location is not compatible with current location of CLKCTRL_G1 for the node -- location added due to User Global Signal Promotion
                        Error (176363): Can't use clock type External Clock Output at location CLKCTRL_PLL1E0 for clock control block or source node clkctrl:inst1|clkctrl_altclkctrl_0fi:clkctrl_altclkctrl_0fi_component|clkctrl1 with clock type Global Clock -- clock types do not match

但是如果是只使用一个ALTCLKCTRL宏模块时：
实验二block 图：

则编译可以通过。


请问这是为什么？ 难道不能同时使用两个ALTCLKCTRL宏模块吗？

蓝色风暴@FPGA 发表于 2014-4-4 21:00:53

PLL的输出应该不是说想接哪个ALTCLKCTRL就接哪个
ALTCLKCTRL应该有硬连线，找手册看看就知道了

suxilong 发表于 2014-4-4 22:09:24

蓝色风暴@FPGA 发表于 2014-4-4 21:00
PLL的输出应该不是说想接哪个ALTCLKCTRL就接哪个
ALTCLKCTRL应该有硬连线，找手册看看就知道了 ...

硬连线？

justin_n 发表于 2014-4-4 23:57:40

多路选择器没必要用ip，直接写一个啊

suxilong 发表于 2014-4-5 13:53:46

justin_n 发表于 2014-4-4 23:57
多路选择器没必要用ip，直接写一个啊

问题是 要将被选择的两路时钟信号 选择后作为全局时钟~~~~自己写会有毛刺~~~

蓝色风暴@FPGA 发表于 2014-4-5 15:47:21

suxilong 发表于 2014-4-5 13:53
问题是 要将被选择的两路时钟信号 选择后作为全局时钟~~~~自己写会有毛刺~~~ ...

使用组合逻辑二选一切换时钟，毛刺也就存在切换瞬间，切换动作完成后就没有毛刺的
切换完成后也可以让它走上全局时钟网络
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