用SignalTapII捕获PLL输出的38.4MHz时钟计数器乱了,这是为什...
如题,用PLL输出的38.4MHz时钟,用计数器对上升沿计数,用SignalTapII捕获PLL输出,计数值不对,乱了(如图1)。但是用Modelsim仿真是对的(如图2)。大神能不能解释下,这是什么原因导致的? 顶一下,吃饭去! 没有人遇到过这样的问题吗?? 约束了吗? DOER 发表于 2014-3-20 13:45
约束了吗?
没,感觉不需要吧,应该 SignalTapII的采样时钟为50MHz 你SignalTap的采样时钟是多少?是不是在20MHz左右? Nuker 发表于 2014-3-20 16:32
你SignalTap的采样时钟是多少?是不是在20MHz左右?
SignalTap的采样时钟是50MHz 哎,问了个很低级的问题。呵呵,SignalTapII的采样时钟只为50MHz,至少大于等于2倍的38.4MHz就可以恢复原始信号。 当采样频率fs.max大于信号中最高频率fmax的2倍时(fs.max>2fmax),采样之后的数字信号完整地保留了原始信号中的信息,一般实际应用中保证采样频率为信号最高频率的5~10倍;采样定理又称奈奎斯特定理。
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