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flwave 发表于 2014-3-17 16:25:58

fpga inout口漏极输出怎么做？

fpga用verilog想配置一个inout口，使可以切换输入输出，并且在输出的时候是漏极，无上拉下拉。怎么做到啊？

y595906642 发表于 2014-3-17 16:55:58

port_io <= port_o when port_oe = '0' else 'Z';
port_i <= port_io;

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