amobbs.com 阿莫电子技术论坛's Archiver
论坛首页
›
FPGA
› timequest中的波形图如何理解
wangjun403
发表于 2014-3-6 10:33:35
timequest中的波形图如何理解
看图上貌似说lauch edge 的clock delay 是1.087ns,
而latch edge 的 clock delay是0.051ns
这个差距也太明显了吧? 全局时钟不是很稳定的吗?
是我设计的问题? 还是理解的不对?
求大家指点
页:
[1]
查看完整版本:
timequest中的波形图如何理解