论坛首页 › FPGA › 请问一下怎么使得输入的触发信号与被触发信号同步？

justin_n 发表于 2014-2-21 16:08:39

请问一下怎么使得输入的触发信号与被触发信号同步？

举个简单的例子：
moudleaa(
            input clk,
            input rst_n,
            input aa_en,
            output reg cc
         );
always@(posedge clk or negedge rst_n)begin
      if(!rst_n)
         cc <= 1'b0;
      else
         begin
             if(aa_en)
                cc <= 1'b1;
            else
               cc <= 1'b0;
            end
end
endmodule

这个例子仿真结果是：aa_en置高时，cc在一个时钟周期后置高，请问没有什么办法使得这个过程在一个周期内完成所有动作，也就是说aa_en与cc同步。

蓝色风暴@FPGA 发表于 2014-2-21 21:35:07

assign cc=aa_en；

chenchaoting 发表于 2014-2-21 23:51:35

楼上没有时钟同步

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