影响时钟频率的因素有哪些？
就是我用一个高稳定的晶振源，可是经过FPGA和硬件电路之后，时钟的频率稳定度和精确度都会下降，都有哪些因素会产生影响呢？该怎么尽可能地消除这些影响呢？ 顶一记！ 好忧伤……真的没人来指教么 负载电阻，匹配电容，布线。 ywl0409 发表于 2014-1-11 11:58负载电阻，匹配电容，布线。
多谢！！！ 软件消除呀，就像51单片机一样，让它运行，过一段时间，做一次校正，例如，过24小时，如果差一秒，就加多一秒。这个方法很管用的。找找别人是怎么样“做精确的电子钟”就行了，搜一下 lele182 发表于 2014-1-11 17:07
软件消除呀，就像51单片机一样，让它运行，过一段时间，做一次校正，例如，过24小时，如果差一秒，就加多一 ...
感谢！！！ 求别沉啊…… 线路板温度变化、器件温度变化会不会引起频率不稳啊？ 我来简单说一下吧，不知楼主用的高稳定晶振是什么等级的（0.5ppm?），影响时钟质量的因素有很多，温度、振动、其他环境因素等。从电路的角度看，任何附加的电路都会影响时钟的质量，特别是有源芯片；有源芯片的范围就广了哈，神马CPLD/FPGA/MCU，神马245，神马时钟缓冲，统统都算。 本帖最后由 philoman 于 2014-1-21 22:05 编辑
我来简单说一下吧，不知楼主用的高稳定晶振是什么等级的（0.5ppm?），影响时钟质量的因素有很多，温度、振动、其他环境因素等。从电路的角度看，任何附加的电路都会影响时钟的质量，特别是有源芯片；有源芯片的范围就广了哈，神马CPLD/FPGA/MCU，神马245，神马时钟缓冲，统统都算。不知道楼主对时钟的要求到什么级别，比如10负多少次方；如果对频率稳定度要求高，则考虑稳补/恒温的，如果对精度要求高，考虑用VCXO的；消除影响的方法就是，晶振直接驱动目标芯片，避免从FPGA分频锁相神马的。
本人用过恒温抗振的晶振，就是12V供电200~500mA电流的那种大块头。 philoman 发表于 2014-1-21 22:03
我来简单说一下吧，不知楼主用的高稳定晶振是什么等级的（0.5ppm?），影响时钟质量的因素有很多，温度、振 ...
10的负8次方 用原子钟 精度能达到10e-11 主要还是想知道外围电路或者CPLD对它精度的影响 谢谢 外围电路对精度影响不大, 对精度有要求的话可以用TCXO或VCXO, philoman 发表于 2014-1-22 21:17
外围电路对精度影响不大, 对精度有要求的话可以用TCXO或VCXO,
还想请问您，如果我要量化时间精度，该从哪个方面下手呢？误差该怎么计算呢？ 受教了。学习ing..... jitter in time domain, or phase noise in freq domain 时钟经过的有缘器件的电源如果噪声功率大的话会造成输出的时钟颤抖，因为输入的时钟信号的上升和下降不可能很陡又因为数字逻辑门在温度湿度气压恒定的时候(短时间内这些都可以看做恒定值)对时钟信号输入电压判断是零还是一会依赖电源电压所以一个抖动很大的电源就会使逻辑门的输入判定阈值发生小小的变化，所以随着判定阈值的小小变化会使输出时钟的上升下降沿过早或者过晚的在输出端出现就产生了时域的抖动。而时钟频率长期的稳定性和后续电路无关他们只是传递者而和时钟源有关。
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