为什么CPLD比FPGA更适合做高精度定时器？
由于要做这个项目，看了一点资料，有说CPLD具有时间可预测性，但是不是很明白，望大侠们给解答一下。不胜感激 CPLD的延时是可以估算的，但是由于FPGA的硬件结构，导致FPGA的信号延时不好预测和控制，所以CPLD的延时精度比FPGA的好一些 kms2hh 发表于 2014-1-3 10:54
CPLD的延时是可以估算的，但是由于FPGA的硬件结构，导致FPGA的信号延时不好预测和控制，所以CPLD的延时精度 ...
那就是要在程序里调整？ 本帖最后由 dr2001 于 2014-1-3 11:11 编辑
CPLD结构简单，因此，实现的逻辑简单的话，每个环节的延迟是可以事先计算好的；复杂逻辑照样不好预估，CPLD也有布线捷径；另外，CPLD因为绕的远，某些布线延迟比较大。
FPGA内部构造复杂，布局布线结果有随机性，因此，每个环节的延迟难于预估。
对于给定的某一个工程输出的结果，CPLD和FPGA的各个环节延迟都是可估算的（软件可以提供这些信息）；如果要精密的延时控制，FPGA可以通过手工布局布线微调，CPLD没太多可调整的。
具体谁好谁坏，看用途。 本帖最后由 kms2hh 于 2014-1-3 13:27 编辑
不过现代的FPGA都集成了PLL,DLL,信号精度已大幅度提高，高端的FPGA的精度可以控制到皮秒（ps）的数量级，和CPLD几乎没两样了 本帖最后由 kms2hh 于 2014-1-3 11:21 编辑
另外，片子上都标有速度等级，可以参考，不过就算中低端的FPGA的速度也已经很快了 学习了。。。{:smile:}{:smile:}{:tongue:}{:tongue:} dr2001 发表于 2014-1-3 11:09
CPLD结构简单，因此，实现的逻辑简单的话，每个环节的延迟是可以事先计算好的；复杂逻辑照样不好预估，CPLD ...
受教受教，我就是要做个高精、高稳的定时器。 kms2hh 发表于 2014-1-3 11:14
不过现代的FPGA都集成了PLL,DLL,信号精度已大幅度提高，高端的FPGA的精度可以控制到皮秒（ps）以内，和CPLD ...
受教，谢谢！ 做个定时器你干嘛关心芯片内部时钟到时钟的延迟？
我觉得更应该关心的是时钟源的稳定性和精度。 hecat 发表于 2014-1-3 12:49
做个定时器你干嘛关心芯片内部时钟到时钟的延迟？
我觉得更应该关心的是时钟源的稳定性和精度。 ...
时钟源也要用高稳的，初步定是用铯钟，我在考虑是主控使用CPLD还是FPGA 曾经看过一幅图，fpga里面的连线长短不同延时时间也不同，有时候会差几个ns 高精度？ 多少？ gwj221 发表于 2014-1-3 15:38
高精度？ 多少？
————10e-8 {:sweat:}这么高精度，到底能不能做到啊！
虽然我不懂FPGA,CPLD，但是我觉得楼主你是无知者无畏啊！10e-8这个级别的，是一般人能做得到的吗？你不会才收别人几千块吧 编译完成后Quartus II 会在输出的LOG信息中提示延迟了多少，只对IO口有效好像。 honami520 发表于 2014-1-3 17:22
这么高精度，到底能不能做到啊！
虽然我不懂FPGA,CPLD，但是我觉得楼主你是无知者无畏啊！10e-8这 ...
任务任务…… 同步时钟就准确 单位是秒？
那精度就是10ns，这个困难的确大 嘿嘿围观
页:
[1]