georgepcb 发表于 2013-12-15 16:22:27

关于EP4CE10 PLL时钟输入端问题

EP4CE10有两个PLL，分别是PLL1和PLL2，按照资料的说法，两个的时钟输入端应该是PLL1使用CLK0或者CLK1，使用CLK2或者CLK3，但是为何在144脚封装的EP4CE10中找不到CLK0呢？我只找到CLK1~CLK7这几个时钟输入端，是否就可以使用CLK1和CLK2来作为PLL1和PLL2的时钟输入端呢？谢谢！

蓝色风暴@FPGA 发表于 2013-12-16 10:59:01

handbook的图已经很清楚了
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