论坛首页 › FPGA › Quartus 13.1 WEB 中子模块如何仿真？

yuyu87 发表于 2013-12-11 14:40:13

Quartus 13.1 WEB 中子模块如何仿真？

这人问题一直很郁闷，
之前9。0也是这个问题，
比如我有两个模块

一个top.v主模块，内容：
module top(clk,rst,spi_clk,spi_in,spi_out,spi_cs,sf_ok,sf_clk);
        input clk;                        //50Mhz时钟输入
        input rst;                        //复位
        input spi_clk;                //
        input spi_in;                //               
        output spi_out;        //
        input spi_cs;                //
        spi (rst,spi_clk,spi_in,spi_out,spi_cs);       
endmodule

一个spi.v子模块
module spi(rst,spi_clk,spi_in,spi_out,spi_cs);
        input rst;                        //
        input spi_clk;                //       
        input spi_in;                //
        input spi_out;                //
        input spi_cs;                //

        reg buffer;
        always @ (negedge spi_clk)        //
        begin
                if(rst==0 || spi_cs==1)        //
                        begin
                        buffer<=8'd0;
                        end
                else
                        begin
                        buffer={buffer,spi_in};
                        end
        end
endmodule

比如我现在要仿真SPI子模块，如何仿真？
之前在9.0版本中也是如此，
听说只能仿真主模块，子模块要仿真需要置顶，再综合，再创建仿真时序文件，再仿真
但实际这样做也不行，也是出错
如图，：只有一个主模块时，仿真没有任何问题，求教，大家平时如何进行仿真的？就是时序仿真，内置的，附上文件，求指点如何仿真？

yuyu87 发表于 2013-12-21 21:45:02

好几天了，顶一下吧，

eedesign 发表于 2013-12-21 22:42:29

弱弱的说一句，没有证实，貌似从一个版本开始，就不再支持直接仿真了，只能modsim ，为了使用他这个软件集成的仿真，所以我现在用的是9.1. ISE 也一样，从12还是多少也部支持集成的仿真了

查看完整版本: Quartus 13.1 WEB 中子模块如何仿真？