什么是多时钟域
本帖最后由 wangjun403 于 2013-12-5 11:01 编辑一、经过PLL出来的几个频率不一样的时钟，算是多时钟域吗？
二、经过主clk分频出来的时钟去触发其他模块always @ (posedge divide_clk), 算不算多时钟域？
三、程序里都是always @ (posedge clk)
突然有一些部分用了always @ (posedge other_signal), 比如某些周期性读写信号的边沿
这样算多时钟域吗？
求大家指点
你列出来的应该都算不同时钟域，“比如某些读写信号的边沿”也不应该使用这个other_signal啊，这个other_signal应该在process中判断，always中还是用主时钟。
页:
[1]