论坛首页 › FPGA › assign 和 force 有什么区别

wangjun403 发表于 2013-11-29 16:50:28

assign 和 force 有什么区别

话说我还一直以为force是modelsim里的语句，今天才发现verilog里也有

请教下除了是否可以综合之外，他们还有什么区别?

zchong 发表于 2013-11-29 17:18:58

本帖最后由 zchong 于 2013-11-29 17:22 编辑

悲剧，搞错了
force没怎么用过

wangjun403 发表于 2013-12-1 12:52:18

zchong 发表于 2013-11-29 17:18
悲剧，搞错了
force没怎么用过

写testbench还是会用到的

查看完整版本: assign 和 force 有什么区别