fifo问题真多,求解答
如上图,为什么写入两个数据后rdempty才变为0
我是把rdempty取反读数据的使能信号的,这样的话,最后一个数据就读不出来了
有没有什么解决办法 本帖最后由 蓝色风暴@FPGA 于 2013-11-22 15:51 编辑
把fifo时钟改成连续的不就行了 蓝色风暴@FPGA 发表于 2013-11-22 15:48 static/image/common/back.gif
把fifo时钟改成连续的不就行了
write时钟?
另外,实际写入了5个数据进去,但读出4个数据的时候,rdempty就一直为高了,说明里面没有数据了
这是什么情况? wangjun403 发表于 2013-11-22 15:58 static/image/common/back.gif
write时钟?
另外,实际写入了5个数据进去,但读出4个数据的时候,rdempty就一直为高了,说明里面没有数 ...
建议你先把FIFO内部结构搞清楚
以你现在的架构,写了5个数据,也就只有5个写时钟给到FIFO
那FIFO得读指针只偏移到了4
所以只有4个可读数据
你把时钟改成连续的就OK了 上升沿读取 要下一个给时钟才能读取数据 空信号多打了一拍
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