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dream215 发表于 2013-11-20 15:29:18

新人求助verilog语法，（~）

reg   temp;//lamp type

initial
        begin
                temp <= 4'b0101;
        end

always@ (posedge clk)
        begin
              temp <= ~temp;
       end

求助，为什么temp一直是4‘b1010,而不会再是4’b0101?

flyfox8 发表于 2013-11-20 16:17:03

从哪里看不会出现呢？

鼎昇科技 发表于 2013-11-20 17:16:56

initial是不可综合的。验证、仿真时才使用

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