人民币1w解决altera的cyclone ii--EP2C5Q208C8N的LVDS接收问题
本人现在开发一款信号转换板，LVDS输入进来的1080P信号的时候，出现接收数据错误。做过时序约束，时序可以跑过。数据格式没有问题。
本人怀疑是这个器件比较老，本身设计有问题导致的。
有调试过这个老器件的朋友请和我联系，或者帮忙介绍一下有这方面能力的朋友认识。
有方法解决此问题的朋友有酬谢。
请有能力的朋友顶一下，留下联系方式
或者发邮件给我，24小时候接收邮件，
sklcd@qq.com 在其他器件上跑过没？可能是异步问题吧 为什么不用转换芯片呢？我还是喜欢BGA封装的，这个封装很不好焊。 用专门的lvds接收芯片吧，没多少钱。cyclone系列的LVDS是依靠硬件逻辑延时来控制实现lvds接收的，很不准，没有pll做频率跟踪。
我以前做的实验结果是输入频率稍稍变化都可能导致错位。 mymainmail 发表于 2013-11-18 22:04 static/image/common/back.gif
在其他器件上跑过没？可能是异步问题吧
没有在其他的平台的器件跑过。
别人的程序可以正常的工作。
我们程序运行的时候，抓到的数据就是有错误的。 liwei_jlu 发表于 2013-11-18 22:33 static/image/common/back.gif
用专门的lvds接收芯片吧，没多少钱。cyclone系列的LVDS是依靠硬件逻辑延时来控制实现lvds接收的，很不准， ...
我们现在PCB已经批量做出来了，暂时不能改了
别人的程序在我们相同的平台，可以正常的跑起来。
不知道采用的什么方法，把错误数据调整过来的。 gginhouse 发表于 2013-11-18 22:31 static/image/common/back.gif
为什么不用转换芯片呢？我还是喜欢BGA封装的，这个封装很不好焊。
我们的PCB已经做了，器件和主芯片不能改了。给别人确认过了，修改就很麻烦了。别人有做出来的，我们暂时还没有搞定。 想知道撸主需要什么功能 抄板程序沒抄全 liwei_jlu 发表于 2013-11-18 22:33 static/image/common/back.gif
用专门的lvds接收芯片吧，没多少钱。cyclone系列的LVDS是依靠硬件逻辑延时来控制实现lvds接收的，很不准， ...
看AN是可以做PLL锁频的 sklcd@qq.com 发表于 2013-11-18 22:48 static/image/common/back.gif
没有在其他的平台的器件跑过。
别人的程序可以正常的工作。
我们程序运行的时候，抓到的数据就是有错误的 ...
有没有分析过数据呢，是错位还是什么 1080P是单路还是双路？频率多高（CLK信号时钟频率）？受C2性能影响，频率做不太高，通过延时采样链有可能做到500Mbps以上，双通道够了，单通道显然不够。 wye11083 发表于 2013-11-18 23:26
1080P是单路还是双路？频率多高（CLK信号时钟频率）？受C2性能影响，频率做不太高，通过延时采样链有可能做 ...
是双路8位的lvds，频率74.25m myxiaonia 发表于 2013-11-18 22:55
抄板程序沒抄全
我的程序在他们正常运行的平台上，是有问题，他们的就是完全正常。 mymainmail 发表于 2013-11-18 23:12
有没有分析过数据呢，是错位还是什么
高位和低位都有错误。 sklcd@qq.com 发表于 2013-11-18 23:50 static/image/common/back.gif
是双路8位的lvds，频率74.25m
翻了下HB，速率没什么问题，如果逻辑没错的话，出错的只可能是PLL没调好，以及LVDS Receiver没调好了。
建议再好好调调这两个地方。PLL输入的话要选源同步，才能保证对齐。 wye11083 发表于 2013-11-19 00:14
翻了下HB，速率没什么问题，如果逻辑没错的话，出错的只可能是PLL没调好，以及LVDS Receiver没调好了。
...
谢谢，都调整过了，怀疑是器件本身有问题，但是又想不出来哪里出的问题。 gginhouse 发表于 2013-11-18 22:31 static/image/common/back.gif
为什么不用转换芯片呢？我还是喜欢BGA封装的，这个封装很不好焊。
BGA封装一般你怎么焊？这个封装也不难焊，倒是BGA封装我不会焊。 我也是刚做了一个BGA的系统板，效果不错，在我外面找别人焊的，15元一片。 bad_fpga 发表于 2013-11-19 10:40
BGA封装一般你怎么焊？这个封装也不难焊，倒是BGA封装我不会焊。
BGA封装的也不难，只是维修的要先植球，QTFP封装的只要脚不歪还是比较容易焊的。 路过 很奇怪楼主的东东,居然是没有调好就去批量做电路板了??
难道你不先打样试试的?? 帮顶 帮顶 skynet 发表于 2013-11-21 15:12
很奇怪楼主的东东,居然是没有调好就去批量做电路板了??
难道你不先打样试试的?? ...
别人搞定了，我觉得应该没有问题，但是就是出了问题 sklcd@qq.com 发表于 2013-11-21 21:30 static/image/common/back.gif
别人搞定了，我觉得应该没有问题，但是就是出了问题
觉得没有问题不靠谱啊，感觉你这么招人也不行，网上能解决的问题很少
还是找个现实的高手去解决吧
在线用sigaltap进行仿真时，需要占据一定FPGA资源，不知道用在线仿真的配置，进行FPGA配置，占据了fpga多少资源？利用率达到多少？通常是留有20%左右余量。怀疑是在线仿真的程序，占据大量的资源，影响FPGA的布局布线，这个对信号的时是有影响的。建议楼主可以先不在线仿真，利用外部的仪器或者接口进行间接验证。EP2C5Q208C8N虽然有些老，但是还是比较经典的，应该不会像楼主所想的那样芯片本身问题 wfchwilliam 发表于 2013-11-24 10:22
在线用sigaltap进行仿真时，需要占据一定FPGA资源，不知道用在线仿真的配置，进行FPGA配置，占据了fpga多少 ...
占用资源大概60%左右，余量比较大的。这个都做了时序约束。优化的很好了。 sklcd@qq.com 发表于 2013-11-25 13:38
占用资源大概60%左右，余量比较大的。这个都做了时序约束。优化的很好了。 ...
也有可能是LVDS的硬件问题，听说C2的不是真正的LVDS，我已经在XC3S50AN上跑过54M的双路 eedesign 发表于 2013-11-25 14:14
也有可能是LVDS的硬件问题，听说C2的不是真正的LVDS，我已经在XC3S50AN上跑过54M的双路 ...
现在最主要的问题是别人的程序运行起来没有问题，换上我们的程序就有这个问题。我觉得他可能是做了LVDS_rx方面的纠错。 是不是时序约束的问题，会不会是时序因为延时而错乱呢 sklcd@qq.com 发表于 2013-11-18 23:53
高位和低位都有错误。
每一个数据的高位和低位都有错误还是偶然有？ 不是的，时序都是可以正常跑过的，没有问题的。 mymainmail 发表于 2013-11-25 21:15
每一个数据的高位和低位都有错误还是偶然有？
都有错误的，而且感觉很没规律 去掉其它模块，保留接收部分。分开调试，尝试多次采样。 12fen 发表于 2013-11-26 08:39
去掉其它模块，保留接收部分。分开调试，尝试多次采样。
这个试过了，只保留lvds接收模块，解出来的数据就是错的。 sklcd@qq.com 发表于 2013-11-26 08:21
都有错误的，而且感觉很没规律
调一下PLL相位吧，感觉上是采到亚稳态了 mymainmail 发表于 2013-11-27 21:01
调一下PLL相位吧，感觉上是采到亚稳态了
不是的，相位调整过了，我们这个项目请了几个都有十年的FPGA开发工作的人检查过了，没有找到明显的问题原因。
比较低级的问题是不会有的。但应该就是个小问题，不容易被发现。 请问楼主的LVDS RX接口怎么设计的?这有个文章总结的很好,关于LVDS设计的问题,ALTERA的2代有问题,具体请参考下面的文章,内容太多不好复制
ht tp://hi.baidu.com/jeloc3648/item/150f00f8e398620da6298865
lucky88717 发表于 2013-12-1 23:15
请问楼主的LVDS RX接口怎么设计的?这有个文章总结的很好,关于LVDS设计的问题,ALTERA的2代有问题,具体请参考 ...
看过了，谢谢，那是关于lvds设计的时候的要注意的一些问题，我们设计的没有问题的。 示逻辑分析仪一步一步看看哪里出了问题啊，你接收1080P@60HZ数据有问题？还是@30HZ的？可以把分辨率降低试试，比如降到720P，或把1080P改成1080I试试，无非是隔行或逐行问题 请教一个问题：你的LVDS信号与信号之间要不要加一个地呢？ 也在考虑这个问题，是否用了Altera的LVDS IP core？有些看起来很简单的逻辑，可是Altera却提供了IP core，是不是这么高速的电路必须从底层的布局布线着手设计？
如果怀疑芯片问题可以换更高速的FPGA芯片，比如EP2C5Q208C7。 sklcd@qq.com 发表于 2013-11-25 17:59
现在最主要的问题是别人的程序运行起来没有问题，换上我们的程序就有这个问题。我觉得他可能是做了LVDS_r ...
不是在明显的告诉大家你的程序有问题吗。 wye11083 发表于 2013-11-19 00:14
翻了下HB，速率没什么问题，如果逻辑没错的话，出错的只可能是PLL没调好，以及LVDS Receiver没调好了。
...
我的邮箱sklcd@qq.com，你在哪里工作，有没有联系方式给我一下呢，方便的话直接给我发个邮件吧 不是吧？楼主这个问题搞了差不多一年了还没解决？哈哈 CII C8的速度在接近60MHZ并且电路规模接近55%的时候，使用SPEED优先才能较好地符合设计时序，特别是在有RAM参与的时候更是如此
页:
[1]