论坛首页 › FPGA › AD7960时序图

qswsjs 发表于 2013-11-9 10:17:01

AD7960时序图

   

这是AD7960 Echoed Clock Interface Mode模式数据采样转换和发送的时序图。这里有个疑问，为什么第SAMPLEN + 1采样前，就开始发送D+-上的数字信号了？还有就是为什么发送完一次采样数字信号之后，为什么AD的时钟CLK+-要保持一个稳定状态？谢谢！

zkf0100007 发表于 2013-11-9 10:33:28

这个没必要纠结吧，按手册来就好
以前用过AD的类似芯片，一开始用的也是echoed模式，老是有问题，最后换成非echo模式就好了

qswsjs 发表于 2013-11-9 10:35:39

zkf0100007 发表于 2013-11-9 10:33 static/image/common/back.gif
这个没必要纠结吧，按手册来就好
以前用过AD的类似芯片，一开始用的也是echoed模式，老是有问题，最后换成 ...

不是纠结，要看懂时序图才能开始写啊，不然肯定有问题！你出现的是什么问题？你最后用的elfClocked Interface Mode模式吧？

zkf0100007 发表于 2013-11-9 10:37:55

qswsjs 发表于 2013-11-9 10:35 static/image/common/back.gif
不是纠结，要看懂时序图才能开始写啊，不然肯定有问题！你出现的是什么问题？你最后用的elfClocked Int ...

好几年前的，具体忘了，就是感觉数据很奇怪
后来用的elfClocked Interface Mode

qswsjs 发表于 2013-11-9 10:46:04

zkf0100007 发表于 2013-11-9 10:37 static/image/common/back.gif
好几年前的，具体忘了，就是感觉数据很奇怪
后来用的elfClocked Interface Mode ...



嗯，谢谢了！你用selfClocked Interface Mode模式的时候，接收转换数据的时候，用的哪个时钟同步呢？

zkf0100007 发表于 2013-11-9 10:50:13

就用FPGA给出去的时钟

qswsjs 发表于 2013-11-9 10:54:19

本帖最后由 qswsjs 于 2013-11-9 19:13 编辑

zkf0100007 发表于 2013-11-9 10:50 static/image/common/back.gif
就用FPGA给出去的时钟

哥们方便说下QQ么？跟你请教一下,我的qq912512719！

zkf0100007 发表于 2013-11-9 11:26:56

qswsjs 发表于 2013-11-9 10:54 static/image/common/back.gif
哥们方便说下QQ么？跟你请教一下，我的912512719，谢谢了！

已经加你了

Nuker 发表于 2013-11-9 19:05:15

LZ是根据ADI的FPGA参考设计做吗？
https://wiki.analog.com/resources/fpga/xilinx/fmc/ad7960

qswsjs 发表于 2013-11-9 19:12:38

本帖最后由 qswsjs 于 2013-11-10 10:15 编辑

Nuker 发表于 2013-11-9 19:05 static/image/common/back.gif
LZ是根据ADI的FPGA参考设计做吗？
https://wiki.analog.com/resources/fpga/xilinx/fmc/ad7960

AD板是用的EVAL -AD7960FMCZ这个，FPGA是自己做的板子，你用过这个AD板么，交流下啊！

Nuker 发表于 2013-11-9 21:56:44

No,只是告诉LZ有官方FPGA参考设计而已

qswsjs 发表于 2013-11-10 10:15:06

Nuker 发表于 2013-11-9 21:56 static/image/common/back.gif
No,只是告诉LZ有官方FPGA参考设计而已

嗯，谢谢！

查看完整版本: AD7960时序图