gyb1325 发表于 2013-11-8 09:37:29

【Oliver_VHDL教程】建模篇

鉴于 网上黑金教程主要以verilog为主，为方便广大学习VHDL的同学，本人将逐步把黑金的verilog教程翻译成VHDL语言，具体思路请看文件夹中的AVIC大神写的verilogHDL那些事，此阶段为建模篇，每天大概更新一个程序。如有错误，请大家批评指正

本工程采用VHDL，软件版本请用quartus 13.0，黑金开发板上的FPGA型号为EP4CE15
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wHw 发表于 2013-11-8 10:22:16

楼主好人，感谢。

gyb1325 发表于 2013-11-8 17:21:31

今天更新了数码管显示，有两个版本，因为用到了除法，所以用vhdl编起来比较费劲，第一个版本是vhdl版本（无人工添加ip核）第二个是vhdl与verilog混合编程版（无人工添加ip核）。添加ip核的，修改版本的时候手贱给删了。。。。。{:sweat:}

lans0625 发表于 2013-11-8 20:20:12

看看了。。。{:smile:}

avic 发表于 2013-11-16 22:05:41

支持！！！

ammcu 发表于 2013-11-17 08:26:18

本帖最后由 ammcu 于 2013-11-17 08:28 编辑

先谢过楼主了，不过楼主你可是用的360的网盘，小心阿莫封杀哦

wangcjishu 发表于 2013-11-17 09:09:01

确实是好东西！

gunslinger 发表于 2013-11-18 09:00:46

下载不了啊，请楼主压缩后再放出一次吧！！！
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