happyshouwang 发表于 2013-11-5 21:53:48

有谁用过opencore上的CAN控制器IP核么？

此IP核是用verilog HDL编写，与SJA1000兼容，可是我用它自带的testbeach对它进行测试，读写寄存器，初始化都正常，可是发现TX上发出的信号总是多出那么1位2位，好多天了都解决不了。

有哪位大侠可以指点一下么？

fshunj 发表于 2013-11-5 21:58:26

暂时只用过opencore的eth模块

happyshouwang 发表于 2013-11-5 21:59:33

补充：仲裁场，数据场正常，DLC和CRC不正常
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