mayo20102012
发表于 2013-10-31 21:35:50
verilog中的时序电路 用阻塞赋值 行吗？
时序模块中庸阻塞赋值也行吧？路过的朋友们。。。
ericw2012
发表于 2013-10-31 23:18:56
看不懂描述啊
oped001
发表于 2013-11-1 07:30:48
这个书上有啊
NEWT
发表于 2013-11-1 10:46:05
用阻塞的话速度会变慢，能不能尽量不用
DepravedLucien
发表于 2014-9-24 16:03:49
没有试过，为什么要这样用呢？
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