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bianhe_dobetter 发表于 2013-10-27 21:10:35

modelsim仿真求助

module bh(
                    clk,rst_n,fm
                    );

                       
input clk;       //时钟信号
input rst_n;   //复位信号，低电平有效
   
output fm;       //蜂鸣器，0响,1不响

reg cnt ;
always @(posedge clk or negedge rst_n)
if(!rst_n) cnt<=22'd0;
else    cnt<=cnt+1'b1;
assign fm =cnt;
endmodule


testbench测试

`timescale 1 ns/ 1 ps
module bh_vlg_tst();

reg clk;
reg rst_n;                                             
wire fm;

                        
bh i1 (

        .clk(clk),
        .fm(fm),
        .rst_n(rst_n)
);
initial                                                
begin                                                
        rst_n = 0;
        #1000;
        rst_n = 1;
        #5000;
        $stop;                  
end                                                   
always                                                               
begin                                                
        #10 clk = 0;
        #10 clk = 1;                                    
end                                                   
endmodule


为什么仿真clk一开始半个周期会有一段红线？？
希望高手帮忙！

wangjun403 发表于 2013-10-29 08:53:07

你没有初始化clk
不过这里也没有关系

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