FPGA设计的SPI模块,有问题吗
在网上看到这样的一个VHDL的SPI从机,大概能看懂。现在刚学VHDL,有很多不懂的,程序如下:LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY spi IS
GENERIC ( N:INTEGER := 8 );
PORT( sclk :IN STD_LOGIC;
cs :IN STD_LOGIC;
miso :OUT STD_LOGIC;
mosi :IN STD_LOGIC;
data_tx :IN STD_LOGIC_VECTOR(N-1 DOWNTO 0); --这里为什么要用在端口PORT里呢?SPI只需四根线,配置引脚时,这8个线要怎么处理?能不能用寄存器代替?
data_rx :OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0);--同上
reset :IN STD_LOGIC;
state :OUT STD_LOGIC );
END ENTITY spi;
ARCHITECTURE one OF spi IS
SIGNAL i:INTEGER RANGE 0 TO N-1;
SIGNAL j:STD_LOGIC;
BEGIN
PROCESS(sclk)
BEGIN
IF reset = '0' THEN data_rx <= (OTHERS => '0');j <= '1';
ELSIF cs = '1' THEN i <= N-1;miso <= 'Z';
ELSIF (rising_edge(sclk)) THEN
data_rx(i) <= mosi;
miso <= data_tx(i);
IF i=0 THEN i <= N-1;j <= '1';
ELSE i <= i-1;j <= '0';
END IF;
END IF;
END PROCESS;
state <= cs AND j;
END one; mosi的数据给data_rx
data_rx的数据给miso usingavr 发表于 2013-10-9 15:45 static/image/common/back.gif
mosi的数据给data_rx
data_rx的数据给miso
那在配置引脚时,是不是不用管data_rx,data_tx,就是这16个引脚不用配置?其他的如reset,mosi,miso等就按实际引脚选择。 CLK、CS、MOSI、MISO引脚配置到连接的SPI通信接口上,其余的都是模块解析SPI协议产生的接收数据或需发送的数据,最近正好要做这一块,大家一起研究啊 本帖最后由 kandy286 于 2013-10-11 01:24 编辑
幸福的鱼 发表于 2013-10-10 16:09 static/image/common/back.gif
CLK、CS、MOSI、MISO引脚配置到连接的SPI通信接口上,其余的都是模块解析SPI协议产生的接收数据或需发送的 ...
我知道四根线要配置到FPGA的引脚,还有reset,state也要,但是data_tx以及data_rx就不知道怎么处理了。能不能具体点呢?刚学VHDL,有很多不懂的,{:lol:} ;你研究的怎么样,有没有例子呢?包括例化元件的程序,参考一下。 kandy286 发表于 2013-10-11 01:20 static/image/common/back.gif
我知道四根线要配置到FPGA的引脚,还有reset,state也要,但是data_tx以及data_rx就不知道怎么处理了。能 ...
你的这个模块程序只是把MOSI串行发送过来的数据转换成了并行数据data_rx,至于data_rx怎么处理,要看你的通信协议了
页:
[1]