菜鸟求救，编译老是出错，不知道错在哪儿
我是刚刚学FPGA，用quartusII 9.1编辑一个十六进制计数器，我用的是自底向上的编辑，刚开始建立了两个Verilog HDL文本文件，分别编辑了两个功能模块，写好了代码后生产图元文件作为顶层设计的模块使用，然后建立了一个原理图文件，作为顶层文件，将刚刚建立好的两个图元符号添加到原理图中，然后添加输入输出并连好线，最后编译，但出错了，说有个总线或连线是非法的，还有不能详细说明顶层什么什么的，这是我的原理图顶层文件：
还有个报错的：
求大神们帮忙看看啊 大神们帮忙看看啊 红色的文字不写得很清楚吗
y 的写法有问题 我知道y【7:0】有问题，但不知道问题在哪儿，不知道怎么改啊，我是按着一本书上的教程一步一步来的啊，不知道怎么回事，帮忙看看嘛 cosxu 发表于 2013-9-19 10:56 static/image/common/back.gif
我知道y【7:0】有问题，但不知道问题在哪儿，不知道怎么改啊，我是按着一本书上的教程一步一步来的啊，不知 ...
你可以试着把输出的端口改为八个output，记得加标号
路过，没有看明白 明明输出是八个数据位的总线，怎么可能只有一个输出引脚呢~~~ 大哥 你知道:和..不是一个意思的
请将:改成.. cosxu 发表于 2013-9-19 10:56 static/image/common/back.gif
我知道y【7:0】有问题，但不知道问题在哪儿，不知道怎么改啊，我是按着一本书上的教程一步一步来的啊，不知 ...
书上一定不会这么教你 如果是 请把书扔了再去买一本靠谱的
书上的一定是用代码表示 绝对不是用原理图模式表示
请看清楚 本帖最后由 kebaojun305 于 2013-9-19 14:07 编辑
请看图 是2个点而不是冒号 刚学时也碰到过这个错误{:biggrin:}
tianming 发表于 2013-9-19 11:05 static/image/common/back.gif
明明输出是八个数据位的总线，怎么可能只有一个输出引脚呢~~~
就是说【7:0】不能只是用一根输出线连接而是要用七根，前面那个模块的输出【3:0】也要用三根线，然后后面的输出也得用三根线？我去试试看 kebaojun305 发表于 2013-9-19 14:03 static/image/common/back.gif
请看图 是2个点而不是冒号 刚学时也碰到过这个错误
原来是这样，我眼拙了，那输出还需要用七根输出线连接吗 jlhgold 发表于 2013-9-19 13:53 static/image/common/back.gif
书上一定不会这么教你 如果是 请把书扔了再去买一本靠谱的
书上的一定是用代码表示 绝对不是用原理 ...
是我没有注意到，眼神不好啊 cosxu 发表于 2013-9-19 18:10 static/image/common/back.gif
原来是这样，我眼拙了，那输出还需要用七根输出线连接吗
不需要，一根总线输出线连接就可以了 河Elvis 发表于 2013-9-23 17:48 static/image/common/back.gif
不需要，一根总线输出线连接就可以了
我想说,仿真的时候是没有错了,但出来的结果不对啊,不管我输入的是什么时序,输出都是一样的,怎么回事呢 上传工程
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