S3C2416连接DDR2,四层板,问题求教
自己参考别人的设计做了个四层板,简单布局后,对S3C2416连接DDR2的部分尝试了布线,现在有几个问题请教大家,望高手指点。1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就可以解决阻抗匹配的问题?而这个阻抗控制可以通过板的层叠结构来实现,这个在加工pcb的时候是不是可以自己制定阻抗要求?
2.本人能力实在有限,本来只想在顶层和底层走线,保证阻抗连续,但是后来发现实在没有办法,就把地址线和一部分数据线在电源层走线了,这样导致电源层不完整了,是否会影响阻抗连续?
3.关于等长的问题。数据线应该是分组等长的,因为只是尝试布线,仅仅布通了,考虑到后面可能走蛇形线。布线中有一部分数据线换层了,过孔对等长有什么影响?
4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远,走差分真感觉有点纠结,而且没办法也换层了,这个有没有什么影响?
本人没什么经验,很多东西感觉距离理想化实在有差距,不知道会不会有问题。但是空间和层数有限啊,BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解,找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配,至于时序好像只能控制等长了,也没什么仿真办法吧。
把PCB上传了,请高手指点。
帮顶,多层PCB真的还没布过! 1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就可以解决阻抗匹配的问题?而这个阻抗控制可以通过板的层叠结构来实现,这个在加工pcb的时候是不是可以自己制定阻抗要求?
2.本人能力实在有限,本来只想在顶层和底层走线,保证阻抗连续,但是后来发现实在没有办法,就把地址线和一部分数据线在电源层走线了,这样导致电源层不完整了,是否会影响阻抗连续?
3.关于等长的问题。数据线应该是分组等长的,因为只是尝试布线,仅仅布通了,考虑到后面可能走蛇形线。布线中有一部分数据线换层了,过孔对等长有什么影响?
4.时钟差分问题。实在不明白这个2416的两条时钟线引脚怎么这么远,走差分真感觉有点纠结,而且没办法也换层了,这个有没有什么影响?
本人没什么经验,很多东西感觉距离理想化实在有差距,不知道会不会有问题。但是空间和层数有限啊,BGA扇出把线序理清了真是够麻烦的。对Hyperlynx仿真也是一知半解,找个DDR2的IBIS也找不到。前期仿真的话好像也就是看看阻抗能不能匹配,至于时序好像只能控制等长了,也没什么仿真办法吧。
把PCB上传了,请高手指点。
--------------------------------------------------------------------------------------------------------------------
一年以前做过一款2416的产品,6层板,对于新手来说建议6层 ,4层扇出困难
1.关于阻抗匹配,在没有完全把握能确定阻抗的情况下(常见的 单端50欧 差分100欧左右),建议给CLK加个匹配电阻,便于后期调整阻抗,另外注意线宽和线距,PCB设计完成后可以和厂家沟通确定阻抗值
2.不建议在内电层走线,对于高速多层板结构,一个完整的地平面和电源层对提高稳定性和信号完整性很有必要,尽量不要分割的太琐碎应尽量保持完整
3.2416仅仅布通也可以跑(当然只是能跑),如果按照产品级别了设计必须对数据线等高速数据线做等长处理,蛇形只是等长的一种方式,可以过孔,原则是能不换层就不要过孔
4.2416的差分对不仅只有时钟差分对,USB和网络也需要走差分(不使用网络的除外),特别是网络部分,由于大部分使用的都是10M 100M自适应的网络控制器,对TX RX 2对差分信号要严格差分处理,否则后患无穷 keshipt 发表于 2013-9-18 09:41 static/image/common/back.gif
1.关于阻抗匹配的问题。在设计时没有加端接电阻,个人感觉只要能够控制好传输线的阻抗与源端匹配,是不是就 ...
多谢牛人指点!
1.现在明白为什么都加个端接电阻了,即使大小不确定,后期还可以根据实际情况改。
2.这个实在是不知道怎么办了,4层板布不通啊,看来还是6层比较靠谱。
3.呵呵,看来还是有许多要学的东西,研究研究过孔对信号的影响。
页:
[1]