FPGA中时序收敛的含义,请高手解释一下。
RT。最近看一些博客中提到这个词,解释较少,求高手解释下 系统的运行频率满足关键路径上寄存器的建立和保持时间 zkf0100007 发表于 2013-9-14 22:29 static/image/common/back.gif系统的运行频率满足关键路径上寄存器的建立和保持时间
关键路径如何判断,软件自动分析?其他路径时序不满足会有什么影响呢? 关键路径就是延时最长的路径 ,软件会自动分析 ,关键路径满足了 ,其他岂有不满足之理 楼主求头像是本人的话 我免费作答。{:lol:} YFM 发表于 2013-9-14 23:53 static/image/common/back.gif
楼主求头像是本人的话 我免费作答。
我答一个还送一个{:lol:} 我答一个还送一个,再包设计方案。要求不高:管饭,管住就行。 攻城狮们 ,洗洗睡吧 单片 机 有主频,cpu也有主频,一个12m的单片机,你整个24m试试,数字电路都是有一定的工作频率范围的,不是随随便便跑得,由低层的物理实现定的,FPGa也也是数字电路,同样也有同样的问题 拿出你现在的工程例子,下到开发板上,OK,板子跑起来了
改代码,进来的时钟频率用锁相环倍频到300M,编译,再下到板子上
板子就跑不起来了吧?
这是为什么,因为时钟频率太高了,FPGA内部电路两个寄存器是通过时钟传递过去的,时钟来一拍,信号从一个寄存器到另一个寄存器
万一你时钟周期太短,两个寄存器之间路径太长怎么办?这个时候你的时序就不收敛了,系统就要出问题了 蓝色风暴@FPGA 发表于 2013-9-15 12:03
拿出你现在的工程例子,下到开发板上,OK,板子跑起来了
改代码,进来的时钟频率用锁相环倍频到300M,编译 ...
是的,我现在用的是125M的时钟读取RAM,地址跳变就总是出问题,请问这种时序问题该怎样设计呢?谢谢 Fourier00 发表于 2013-9-15 11:28
单片 机 有主频,cpu也有主频,一个12m的单片机,你整个24m试试,数字电路都是有一定的工作频率范围的,不是随随 ...
如果现在我没办法改变读取频率,那该怎样修改时序设计呢?
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