逻辑控制问题
本帖最后由 aikimi7 于 2013-9-11 10:10 编辑现在有一个问题,前级是时序逻辑,输出数据给下一级的组合逻辑(加法器,比较器等),组合逻辑输出给再下一级的时序逻辑。
请问有什么机制或者好方法保证数据在这三个模块间准确传输呢,望指点一二!! 又没跨时钟域 ,只要时序收敛的话 ,就能保证可靠性 zkf0100007 发表于 2013-9-11 11:02 static/image/common/back.gif
又没跨时钟域 ,只要时序收敛的话 ,就能保证可靠性
嗯,我还是等我设计完成后查看时序报告再说 中间加寄存器过渡下 piple一下
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