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lwjconan
发表于 2013-8-5 20:56:36
FPGA时序问题
我觉得很奇怪,TIMEquest的时序约束为什么只有输入和输出的约束?加入我要约束寄存器之间的时序,那我要怎么做?
还有,对于quartus II而言,加入我要一个完整的项目,根本就不是自顶下下嘛,根本就是自底向上,因为我必须要有了底层的文件我才能编译上层的文件,而且如果要在quartusII 里面编译底层的文件就必须把底层的设成top—level,这不是和自顶向下矛盾吗?
大家没有觉得这个特麻烦吗?
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