VHDL怎么实现皮秒级延时??急求啊。。。。。。。
只要能够实现 20ps步进 的延时就行了,延时内部PLL输出的250MHZ的信号。PLL的相移控制不够精确,只能96ps步进。所以想再加一级精确的相移控制。貌似CLK计数的办法只能几ns。after只能仿真。还有什么好办法吗?控制布线长度,时序约束行吗?
Cyclone IV 的片子。 ps?一个buffer延时多少? jlhgold 发表于 2013-7-27 20:59 static/image/common/back.gif
ps?一个buffer延时多少?
asic的话可以做到10ps以内,可FPGA估计得2ns 那估计实现不了吧? xilinx 有 delay line 可参考 ddr2控制器代码 关于DQ/DQS相位纠正的部分需要做综合约束 另外 这种办法可以找到相位偏移后的最佳时序点 没有办法精确控制延时 两个语句延时行不?
IF CNT<3 THEN
CNT:=CNT+1;
END IF;
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