同样的程序，同样的数字后端设计，但是跑不出同样的结果
之前完成了一块板卡的设计，这次新做了一块板，FPGA内部设计都是一致的，仅仅只是修改了板卡上芯片的的相对位置，也就是只修改了部分管脚的位置。在程序里只修改了ucf文件，让它跟新版相配，直接综合烧入。可是却跑出了不一样的结果，数据传输全部都是0 了。用chipscope检查内部状态机以及各个信号都没有出错，可就是和SDRAM相连的那16个信号端口没有信号，令人费解。不知道是不是我有什么地方没有考虑到，让我忽视了，求各位帮我提供一下思路。
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