FPGA PLL求助
最近在整PLL跟踪外界可变信号,来实现频率相位的同步,但是使用Quartus II中的PLL模块时发现其输入是固定的,自己虽然把外界的信号接入了,但是输出没有规律,也就是乱的,求大虾们指点迷津啊{:cry:} {:cry:} ,感谢 初学FPGA我也不太懂PLL产生的时钟频率最大值是多少捏 徐豆包 发表于 2013-6-14 21:42 static/image/common/back.gif初学FPGA我也不太懂PLL产生的时钟频率最大值是多少捏
这要看具体的芯片型号了,有的最大100M有的200MHz 你输入的频率会不会太小了,PLL的输入频率不能小于10MHz,输出频率也不能小于10MHz 弃风的云 发表于 2013-6-16 18:33 static/image/common/back.gif
你输入的频率会不会太小了,PLL的输入频率不能小于10MHz,输出频率也不能小于10MHz ...
额,我是用来跟踪外界信号(45~55Hz)的,对信号进行倍频,PLL输入不能低于10M?
就一个倍频 不会就用FPGA来实现吧 45~55Hz 这么低的频率,FPGA的PLL模块用不了,再说也没必要 45-55hz的频率是有点低,但是我在FPGA里面用74297搭建的话目前我实现250HZ-260K低频锁相。没有问题! 不过,增加计数器的位数可以实现45-55HZ低频的锁相!{:biggrin:} q8360428 发表于 2013-6-24 09:26 static/image/common/back.gif
就一个倍频 不会就用FPGA来实现吧
主要是实现频率相位的实时跟踪 fuliaokai 发表于 2013-6-25 18:54 static/image/common/back.gif
不过,增加计数器的位数可以实现45-55HZ低频的锁相!
额,没做过,现在用TI的锁相环来实现的,能不能说一下你的思路啊?谢了 Codoox 发表于 2013-6-25 17:30 static/image/common/back.gif
45~55Hz 这么低的频率,FPGA的PLL模块用不了,再说也没必要
嗯,是有的大材小用的感觉,呵呵呵 可以提供思路! 主要用的74297数字锁相环实现锁相,要实现低频的相位跟踪可以在74297的输出端加上一个与输入信号同步的分频器! 最近也想整下锁相环的电路设计学习下{:biggrin:} 贴一下我设计的结构! fuliaokai 发表于 2013-7-5 17:13 static/image/common/back.gif
贴一下我设计的结构!
嗯,谢谢,很有帮助{:handshake:} lcrromi 发表于 2013-6-24 09:03 static/image/common/back.gif
额,我是用来跟踪外界信号(45~55Hz)的,对信号进行倍频,PLL输入不能低于10M?
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我是EP2C8Q208的板我输入小于10MHz的时钟就有问题,输出10MHz以下也有问题,你想要一倍频可以自己写个
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