bbskate 发表于 2013-5-29 19:53:33

用verilog写的一个串口程序 遇到的问题 求指教

串口的发送和接受模块单独调试什么都没有问题 但是写好顶层文件之后调试却出现一定问题 不知道是顶层文件编写有错误 还是testbench文件编写有问题功能是串口接受数据 之后将接受的数据发送出去   开发环境的ise13.3 不知道哪位大大能帮我看看

dongyulei 发表于 2013-5-30 10:08:21

打开这里看看：http://www.amobbs.com/thread-5535243-1-7.html

wangjun403 发表于 2013-5-30 13:32:38

调试出现问题

具体是什么现象呢

wangjun403 发表于 2013-5-30 13:35:55

是我编辑器有问题，还是你就这样写的
代码为什么没有缩进呢

浮云残雪 发表于 2013-5-30 20:40:39

http://www.amobbs.com/thread-5509959-1-1.html

bbskate 发表于 2013-5-30 22:19:30

wangjun403 发表于 2013-5-30 13:32 static/image/common/back.gif
调试出现问题

具体是什么现象呢

具体也不是太好形容 接受 和发送 单独调试是没有问题的但是 加上顶层文件后 就是 接受模块的有个接受标志位的信号电平不变 00000传给 发送模块后就不发了
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