关于时钟的引出问题
我希望能将FPGA的输入时钟取反输出,发现频率比较高的时候,输出的时钟呈一正弦波,幅度是1.2V到3.3V,把相应IO口速度改成FAST后也不起作用,请问怎么解决?在程序里面直接使用assign clkout = ~ sysclk; 关键是频率有多高?超过FPGA工作范围的话信号肯定会变形的。还有你怎么测量的?是不是示波器的带宽不够? 测量高频的话,要用示波器的x10档 示波器、探头需要关注一下哦 基本是示波器的问题 cmos2345 发表于 2013-5-27 19:57 static/image/common/back.gif
关键是频率有多高?超过FPGA工作范围的话信号肯定会变形的。还有你怎么测量的?是不是示波器的带宽不够? ...
频率是25MHz的,用的是100MHz的模拟示波器测得的数据 tongdayusu 发表于 2013-5-28 08:55 static/image/common/back.gif
示波器、探头需要关注一下哦
我试试达到*10档看看
xhyzjiji 发表于 2013-5-28 15:29 static/image/common/back.gif
频率是25MHz的,用的是100MHz的模拟示波器测得的数据
100MHz带宽的示波器最多测20MHz的信号 cmos2345 发表于 2013-5-28 19:01 static/image/common/back.gif
100MHz带宽的示波器最多测20MHz的信号
示波器带宽不够测出来的幅值跟实际波形不符合么?
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