hughqfb 发表于 2013-5-23 18:51:12

verilog中的always语句中遇到的不懂地方！求救啊....

        always @(negedge nReset or negedge nOE or posedge in_rdy)        
        begin : read_first // 这个地方 ：read_first用来干嘛？
                if (in_rdy || !nReset) begin
                        read_enable <= 1'b0;
                end
                else begin
                        if ((addr == 3'd0) && !nCS) begin
                                read_enable <= 1'b1;
                        end
                end
        end

       难道是我verilog没有过关吗？求指点！

winkle 发表于 2013-5-23 18:54:31

Task.            

冰雪王爵 发表于 2013-5-23 19:40:15

skyxjh 发表于 2013-5-23 20:29:32

带块名称，内部可以定义局部变量。

hughqfb 发表于 2013-5-23 20:59:10

skyxjh 发表于 2013-5-23 20:29 static/image/common/back.gif
带块名称，内部可以定义局部变量。


Verilog中不都是局部变量吗？一个变量不能在两个不同的always语句中赋值嘛...这些写其实就是像楼上说的那样作为名字的作用呢？

hughqfb 发表于 2013-5-23 21:04:11

谢谢你们的回答！{:lol:}二楼【winkle】三楼【冰雪王爵】四楼【skyxjh】

skyxjh 发表于 2013-5-23 23:08:46

hughqfb 发表于 2013-5-23 20:59 static/image/common/back.gif
Verilog中不都是局部变量吗？一个变量不能在两个不同的always语句中赋值嘛...这些写其实就是像楼上说的 ...

skyxjh 发表于 2013-5-23 23:22:04

wangjun403 发表于 2013-5-23 23:33:19

学习了，这个还真没有注意

但这貌似是只能在仿真中有用？

hughqfb 发表于 2013-5-24 06:09:50

skyxjh 发表于 2013-5-23 23:22 static/image/common/back.gif


谢谢！注意了！

minier 发表于 2013-5-24 08:10:19

3楼正解
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