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Mortimer 发表于 2013-4-23 09:49:09

Verilog中怎么在两个模块中使用一个变量？

最近遇到一个问题，Verilog中怎么在两个模块中使用一个变量？不能通过线连接，一个模块中的变量变了，另一个模块中的变量自动改变。就像全局变量一样。。。。。。。

RainKing 发表于 2013-4-23 14:41:42

貌似不能....不过可以通过中间量...来平衡，还有不要以程序的角度来写硬件描述语言，应该从硬件角度出发..............

oped001 发表于 2013-4-23 18:43:32

这个应该没有全局变量

wiisir 发表于 2013-4-23 22:56:01

我觉得也是用个中间变量来协调

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