hughqfb 发表于 2013-4-21 15:59:12

【求助铁】 Verilog中函数function这样写为什么有错误？

直接贴代码：

        function rData;            
                input i;
                begin
                        case(i)
                                0: rData = "0";
                                1: rData = "1";
                                2: rData = "2";
                                3: rData = "3";
                                4: rData = "4";
                                5: rData = "5";
                                6: rData = "6";
                                7: rData = "7";
                                8: rData = "8";
                                9: rData = "9";
                        endcase
                end
               
        endfunction

编译总是通不过！ 具体是这样：Error (10833): SystemVerilog error ： argument "i" associated with empty expression must have a default value

大家要是愿意帮助我就给我看看，一起进步！谢谢！

liwei_jlu 发表于 2013-4-21 17:05:36

不是给提示了吗？   must have a default value

hughqfb 发表于 2013-4-21 18:21:08

liwei_jlu 发表于 2013-4-21 17:05 static/image/common/back.gif
不是给提示了吗？   must have a default value

要求有一个默认的值，我试了，不行啊！
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