论坛首页 › FPGA › VERILOG 代码求救？？

NJUPT0902 发表于 2013-4-16 20:42:27

VERILOG 代码求救？？

module Divider_odd
   #(parameter Divnum = 11)
(Reset,CLOCK_50,QCLK);
       inputReset;
       inputCLOCK_50;
       output reg QCLK;
               
               reg counter = 4'h0;
               
always @(posedge CLOCK_50,negedge Reset)
    begin
   if(!Reset)
       counter <= 4'h0;
   else if(counter >= 4'h5)
            counter = 4'h0;
          else counter = counter + 4'h1;
    end
always @(negedge CLOCK_50,negedge Reset)
    begin
   if(!Reset)
       QCLK<= 1'b1;
   else QCLK <= counter;               
    end
endmodule
这是部分全编译后的报告

Total logic elements        1 / 33,216 ( < 1 % )
Total combinational functions        1 / 33,216 ( < 1 % )
Dedicated logic registers        1 / 33,216 ( < 1 % )

jlhgold 发表于 2013-4-16 22:10:22

神马玩意？可否举报你标题不合格，内容也不合格？

dhjwahaha 发表于 2013-4-18 12:53:48

分频器是吧，negedge CLOCK_50为什么用下降沿？

查看完整版本: VERILOG 代码求救？？