geff 发表于 2013-4-9 10:03:44

CPLD能用时钟约束么？

FPGA用时钟约束，可以影响布线。

CPLD的延时是可预测的，是不是说CPLD不需要时钟约束，因为延时不能改变？

还有我通过什么方法，可以检查CPLD的路径延时不会超过时钟周期，这样我可以选择晶振的最高频率。

谢谢指点！

geff 发表于 2013-4-9 10:08:40

补充：
CPLD用的是ALTERA的MAXII系列
开发环境是 QuartusII

ahuang227 发表于 2013-4-9 10:16:03

cpld对时钟也是有要求的。你可以手工布线试试。

geff 发表于 2013-4-9 10:19:02

ahuang227 发表于 2013-4-9 10:16 static/image/common/back.gif
cpld对时钟也是有要求的。你可以手工布线试试。

还能手工布线？

这方面的资料应该怎么找呢？

我主要想看一下如何找到瓶颈路径，然后优化。

我感觉如果对底层不了解，CPLD就像纯软件一样，心里很发虚。

ahuang227 发表于 2013-4-9 11:19:20

cpld是纯硬件啊。看看拓扑结构就好了。
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