请问大家VHDL中有没有 想C语言一样可以定义库文件
如题！！最近做一个设计，端口 大小 时不时需要改变，有时8个字节有时 十几个字节， 每次 都要一个一个改很烦，
请问 VHDL 中 能否 定义一个类似C编程中 的H 文件， 给其他设计文件调用 ，以后改的时候 改 库文件，一改 全局使用
使设计 参数化 ！！！
大家明白我的意思吧！ 本帖最后由 dr2001 于 2013-3-26 16:16 编辑
你的想法不太对路：VHDL、Verilog的思路是一次性描述一个元件的行为，元件的端口数量是固定的，但是端口宽度是可以参数化配置的。不同的程序例化同一个元件，可以用不同的参数配置这个元件，达到复用的目的。
概念有点类似C++的模板，C语言里没有太可比的东西。VHDL抽象的比C高级一些，某些地方可以类比C++。。。
实现这个功能，VHDL用Component的Generic；Verilog用Module的Parameter。
注意，端口的数量是不能在例化时调整的，Verilog可以用宏进行全局调整；VHDL不清楚。 dr2001 发表于 2013-3-26 16:15 static/image/common/back.gif
你的想法不太对路：VHDL、Verilog的思路是一次性描述一个元件的行为，元件的端口数量是固定的，但是端口宽 ...
是啊！ 确实 没有一劳永逸的东西！
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