suxilong 发表于 2013-3-6 13:47:52

关于时序仿真的 几个问题~~~


功能仿真Sim 窗口信号是按照 每个模块来进行的：

时序仿真时Sim 窗口中的信号比较混乱，designunit 是？？

而且每一个信号 导入wave 图中 ，一大堆后缀 Vd ，Vclk ，Vena….？这些到底是什么?

可是程序实际下载到板上运行正常。

suxilong 发表于 2013-3-6 13:48:10

这是附件

nnimo 发表于 2013-3-6 15:33:15

不太明白您的意思？

suxilong 发表于 2013-3-8 09:44:17

nnimo 发表于 2013-3-6 15:33 static/image/common/back.gif
不太明白您的意思？

刚学很多东西都还没搞懂~~`表达的不是很清楚。！！！！

我今天又进行了一次逻辑仿真 和 时序仿真比较！

发现逻辑仿真的 时候sim窗口提供可 导入wave 窗口的信号是按照 设计文件中 一个进程一个进程来分的 如图1


而时序仿真的时候 sim 窗口 提供可 导入wave 窗口的信号却无法看懂到底 为什么， 这些信号 都是VHO 文件定义的~~~~如图2


为什么在时序仿真中无法看到内部状态机或者内部信号 呢？？？

suxilong 发表于 2013-3-8 09:50:35

我现在是不懂 怎样在时序仿真的时候 查看 设计中的 内部中间变量如状态机信号 等等

Fourier00 发表于 2013-3-8 21:16:13

(* syn_keep = "ture")

suxilong 发表于 2013-3-11 10:45:59

Fourier00 发表于 2013-3-8 21:16 static/image/common/back.gif
(* syn_keep = "ture")

我用的是VHDL ，请问你这句是写在哪里？？？
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