关于布局布线后仿真的时序问题
大家都是怎么处理布局布线后仿真的时序的呢，以前没有用过布局布线后仿真，最近在做TDC的毕业设计，感觉布局布线后仿真会出现很大的时序问题，我的clock就抓不住信号，惆怅了好几天了。。求大神指导。。如图，dout是输出信号，cin是输入500 ps 信号，对cin进行时间插值得到cout_sig,clock要抓取cout_sig的信号，在rising_edge(clk)抓取，但是cout_sig信号布局布线后延迟和许多。。抓不到。。用planahead对文件进行约束，把D触发器挪到离进位链近的地方没啥作用。。各位在做布局布线后仿真时有什么经验么。
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