yxm433 发表于 2013-2-26 18:41:05

用fpga驱动sdram约束怎么处理?

硬件布线要注意哪些。

fpga的约束，input   outputdelay怎么约束的，

思路是怎样，是否还有其他要考虑，

wye11083 发表于 2013-3-5 19:15:17

SDRAM看频率，因SDR内部延时一般为5ns左右，因此直接用时钟上升沿读数据就OK。布线时注意所有信号线尽量等长，CK隔离好，以防干扰。

nnimo 发表于 2013-3-7 09:54:04

补充一下 ，wye11083说的 CLK隔离好 ，其实是地线环绕屏蔽 加 CLK线上串个小电阻。 好处自己查书！

yxm433 发表于 2013-3-7 21:32:58

谢谢楼上两位
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